Лабораторная работа №1.

Стр 1 из 2Следующая ⇒

МИНИСТЕРСТВО ОБРАЗОВАНИЯ И НАУКИ РОССИЙСКОЙ ФЕДЕРАЦИИ

ФЕДЕРАЛЬНОЕ ГОСУДАРСТВЕННОЕ БЮДЖЕТНОЕ

ОБРАЗОВАТЕЛЬНОЕ УЧРЕЖДЕНИЕ

ВЫСШЕГО ПРОФЕССИОНАЛЬНОГО ОБРАЗОВАНИЯ

«ВОРОНЕЖСКИЙ ГОСУДАРСТВЕННЫЙ ТЕХНИЧЕСКИЙ УНИВЕРСИТЕТ»

(ФГБОУ ВПО «ВГТУ», ВГТУ)

Факультет автоматики и электромеханики

Кафедра «Автоматизированные и вычислительные системы»

Специальность «Вычислительные машины, комплексы, системы и сети»

Отчет по лабораторным работам

по дисциплине «Автоматизированное проектирование вычислительных
систем»

Тема: «Реализация синхронного D-триггера с входами асинхронного сброса и установки»

Тема: «Проектирование и реализация дешифраторов, мультиплексоров, счетчиков»

Выполнили студенты гр. ВМ-092 В. П. Кабанцова

М. В. Локтева

Руководитель В. В. Сафронов

Воронеж 2012

Лабораторная работа №1.

Задание: реализовать синхронный D-триггера с входами асинхронного сброса и установки.

Цель: целью работы является знакомство с САПР Xilinx ISE Design Suite Webpack 10. 1; реализация на языке VHDL, поведенческое моделирование D-триггера и проверка правильности его функционирования при помощи комплекта Spartan 3 Starter Kit.

Таблица 1 – Соответствие выводов микросхемы и их соответствие FPGA pin

Выводы D-триггера
R	S	D	C	Q
SW3	SW2	SW1	T9	LD2

Рисунок 1 – УГО синхронного D-триггера

Листинг программы:

Create Date: 12: 35: 25 03/27/2012

-- Design Name:

-- Module Name: I: /Lokteva apvs/triggger/TRIGGGER. vhd

-- Project Name: trigger

------------------------------------------------

LIBRARY ieee;

USE ieee. std_logic_1164. ALL;

ENTITY TRIGGGER IS

END TRIGGGER;

ARCHITECTURE behavior OF TRIGGGER IS

-- Component Declaration for the Unit Under Test (UUT)

COMPONENT module

PORT(

S: IN std_logic;

R: IN std_logic;

C: IN std_logic;

D: IN std_logic;

Q: OUT std_logic

);

END COMPONENT;

--Inputs

signal S: std_logic: = '0';

signal R: std_logic: = '0';

signal C: std_logic: = '0';

signal D: std_logic: = '0';

--Outputs

signal Q: std_logic;

-- No clocks detected in port list. Replace < clock> below with

-- appropriate port name

constant C_period: time: = 10 ns;

BEGIN

-- Instantiate the Unit Under Test (UUT)

uut: module PORT MAP (

S => S,

R => R,

C => C,

D => D,

Q => Q

);

-- Clock process definitions

C_process: process

begin

C < = '0';

wait for C_period/2;

C < = '1';

wait for C_period/2;

end process;

-- Stimulus process

stim_proc: process

begin

-- hold reset state for 100 ns.

wait for 10 ns;

R< ='0';

D< ='1';

S< ='1';

wait for C_period*10;

R< ='1';

D< ='0';

S< ='1';

wait for C_period*10;

R< ='1';

D< ='0';

S< ='0';

wait for C_period*10;

R< ='0';

D< ='1';

S< ='0';

wait for C_period*10;

R< ='0';

D< ='0';

S< ='1';

-- insert stimulus here

wait;

end process;

END;

___________________________________________________________________

library IEEE;

use IEEE. STD_LOGIC_1164. ALL;

entity module is

Port ( S: in STD_LOGIC;

R: in STD_LOGIC;

C: in STD_LOGIC;

D: in STD_LOGIC;

Q: out STD_LOGIC );

end module;

architecture Behavioral of module is

begin

Process (C, R, S)

Begin

if (R='1') then Q< ='0';

elsif (S='1') then Q< ='1';

elsif (C' event and C='1') then Q< =D;

end if;

End process;

end Behavioral;

Рисунок 2 – Временная диаграмма работы D-триггера.

С помощью переключателей, отвечающих за значение входных сигналов, назначается режим работы триггера: асинхронный сброс/установка или синхронный D-триггер.

Вывод: в ходе выполнения лабораторной работы были ознакомлены с САПР Xilinx ISE Design Suite Webpack 10. 1; реализация на языке VHDL, поведенческое моделирование D-триггера и проверка правильности его функционирования при помощи комплекта Spartan 3 Starter Kit.

12 Следующая ⇒