Комбинационные устройства ЭВМ.

ЛЕКЦИЯ 3

Комбинационные устройства ЭВМ.

При проектировании вычислительных систем широко используются так называемые комбинационные устройства – устройства, выходной сигнал которых зависит от комбинации входных сигналов и не зависит от внутреннего состояния. Этим они отличаются от устройств накапливающего типа, или устройств «с памятью», в которых выходной сигнал определяется не только комбинацией входных сигналов, но и состоянием данного устройства.

К наиболее распространенным комбинационным устройствам относятся: комбинационный сумматор, шифратор, дешифратор, мультиплексор, демультиплексор.

Приведем структурную схему одноразрядного комбинационного сумматора

a_i b_i p_i_–₁

s_i p_i

Схема комбинационного одноразрядного сумматора

Здесь a_i, b_i – i-е разряды суммируемых кодов, p_i_–1– бит переноса из предыдущего i–1 разряда, p_i – бит переноса в следующий разряд.

(Заметим, что для дальнейшего рассмотрения понадобятся таблица истинности и диаграммы Карно для функций 4-х переменных, которые можно посмотреть в методичке 2012г.)

Теперь перейдем непосредственно к схеме комбинационного одноразрядного сумматора. Таблица истинности для него имеет следующий вид:

Таблица истинности для одноразрядного

комбинационного сумматора

a_i
b_i
p_i_–₁
p_i
s_i

b_i

Поясним коротко эту таблицу: 1, 2 и 3 строки заполнены чисто формально, чтобы указать все сочетания переменных a_i, b_i, p_i_–₁. Строка p_iучитывает, при каких сочетаниях этих переменных будет перенос в следующий разряд. Строка суммы s_iсуммирует значения a_i, b_i, p_i_–1за вычетом переноса p_i. Для синтеза и дальнейшей минимизации схемы сумматора составим диаграмму Карно для значения s_i. Это значение зависит от 4 переменных a_i, b_i, p_i_–₁, p_i.

s_i

a_i

p_i_–₁

p_i

Таблица Карно для определения s_i

Здесь уместно сказать об особенностях минимизации схем при проектировании конкретных устройств, которые отличаются от «классических» диаграмм Карно. В данном случае имеется таблица для функции 4 переменных, однако в таблице истинности указаны значения не для 16 сочетаний переменных, а только для 8. Поэтому таблица заполняется несколько по-другому – единицы проставляются по обычному методу.

Там, где раньше клетки оставлялись пустыми и там по умолчанию находились нули, теперь нули проставляются в явном виде. В клетках, для которых нет соответствующих значений в таблице истинности, проставляется другой символ (в нашем случае – дефис).

«Изюминка» метода минимизации состоит в том, что клетки с дефисом можно включать в объединения (поскольку эти сочетания все равно не встретятся) и таким образом существенно минимизировать искомое выражение.

В нашем случае получим три объединения 4 клеток и одно объединение 2 клеток. В результате имеем выражение для s_i

s_i = a_ip_i+ p_{i –1}p_i + b_ip_i + a_ib_ip_{i –1} .

Если обратиться к рисунку, то нетрудно заметить, что схема сумматора генерирует два выходных сигнала – сигнал s_i, согласно вышеприведенному логическому выражению, и сигнал p_i, логическую формулу для которого нам предстоит получить. Однако сделать это совсем нетрудно.

Действительно, обратимся к таблице истинности.

Прежде всего, отметим, что p_iзависит только от 3 переменных a_i, b_iи p_i_{– 1}и имеет следующий вид

b_i

Таблица Карно для отыскания p_i

p_i_–₁

a_i

Из диаграммы следует

p_i = a_ib_i + b_i p_{i –1}+ a_i p_{i –1} .

Итак, получив МКНФ для s_i и p_i, можно приступить к построению схемы одноразрядного сумматора. При этом, поскольку в выражение для s_iвходит p_i, то вначале мы получим именно p_i. Для получения Øp_i воспользуемся элементом «И – ИЛИ – НЕ» (здесь укажем, что базис на основе «И – ИЛИ – НЕ» является функционально полным, также как «И», «ИЛИ», «НЕ», а также «И – НЕ» и «ИЛИ - НЕ»). Значение p_iполучим с помощью инвертера. Итак, обозначим три шины a_i, b_i, p_i_–₁ и построим схему для p_i, предусмотрев наверху свободное место для построения s_i

a_i b_ip_i_–₁p_i

p_i

s_i

Схема суммирования параллельного кода на основе одноразрядного комбинационного сумматора показана на рисунке

s_i p_i

a_i b_i

s_i p_i

s_i₊₁ p_i₊₁

a_i₊₁ b_i₊₁

s_i₊₁ p_i₊₁

s_i_–₁ p_i_–₁

a_i_–₁ b_i_–₁ p_i_–₂

s_i p_i_–₁

Суммирование параллельного кода с помощью одноразрядных сумматоров.

Таким образом, на базе одноразрядного сумматора можно получить многоразрядный сумматор, способный складывать (вычитать) два n-разрядных параллельных кода.

12 3 4 Следующая ⇒